随着生成式人工智能和物联网领域的蓬勃兴起，对先进RISC-V内核IP的需求急剧上升。这一趋势促使行业从“先硬件后软件”的传统模式，向“以应用为主导”的新范式转变，尤其在人工智能领域，大型语言模型发挥着关键作用。这种转变使得具备高度可配置指令集架构（ISA）的RISC-V备受青睐。
RISC-V的灵活性尤为关键，它允许开发者根据特定软件需求定制指令集，从而优化执行效率、功耗和带宽。为满足日益增长的需求，由新思科技、SiFive等公司构成的强大半导体生态系统正积极研发RISC-VIP内核。该生态系统提供了一系列产品，帮助客户自行构建RISC-V实现方案，并通过定制指令集确保特定应用实现卓越性能。RISC-V内核的微调和适应能力在多个细分市场展现出显著优势。
尽管人工智能是RISC-V普及的主要驱动力，但其应用已扩展至面向多种不同产品的通用处理器，甚至是64位处理器。在通用处理器市场，RISC-VIP提供商正与老牌厂商展开激烈竞争。这种竞争不仅推动了创新，也为客户提供了更多处理器IP选项，最终促进了整个行业的发展。
SiFive提供了广泛的RISC-V核心IP产品组合，覆盖了从简单的嵌入式微控制器到高端64位应用处理器内核。SiFive设计了一个创新开发环境，能够快速制作满足客户特定需求的CPU，并为每款CPU开发了配套编译器。然而，面对如此庞大而多样化的产品组合，验证和软件确认构成了重大挑战。
SiFive开发经理Rajesh Ramalingam Varadharajan表示，SiFive独特的设计方法使我们能够构建出色的RISC-V产品组合，为客户提供广泛的产品和选项。客户的产品质量要求很高，因此在确保产品可投入生产方面，我们必须高度重视验证和确认工作。我们使用FPGA原型验证进行各种验证任务，包括功能验证、回归测试和整个软件堆栈的全面验证。每个RISC-V IP都在Linux操作系统的真实软件工作负载下经过了大量测试。
为了解决超快速验证的需求，SiFive选择了新思科技HAPS原型验证系统。其市场主力型号HAPS-100 4F配备了四个FPGA，可以独立配置为一个、两个或四个FPGA使用，以满足不同RISC-V IP的验证需求。目前，SiFive使用了数十个HAPS-100 4F单元，每个单元包含四个FPGA，每个FPGA每天可以执行大约8640亿个周期，这意味着SiFive的验证带宽达到每天数万亿个周期。
除了RISC-V内核的设计工作，SiFive还致力于为每个RISC-V架构开发软件编译器。他们利用HAPS进行功能验证、软件验证和RISC-V性能认证。在开发早期阶段，虽然基于Imperas技术的虚拟RISC-V模型在虚拟环境中运行也很有价值，但编译软件开发阶段要求准确表示CPU，而这只能通过RTL描述来实现。经多方面验证，HAPS原型验证系统成为了快速执行RTL代码的理想平台。SiFive广泛使用HAPS原型验证系统对其RISC-V内核进行全面测试，以满足Brython、SPEC等CPU基准测试的要求，确保其性能符合认证标准。
HAPS还支持在编译期间插入调试探针。SiFive利用这一功能，在操作系统运行过程中识别和调试功能故障，通过策略性地部署断言以在特定事件发生时触发，并捕获样本以分析潜在问题。这种方法比使用RTL仿真的速度更快。虽然新思科技VCS等RTL仿真很适合检测功能错误，但对于此场景而言，操作系统启动时间太长了。HAPS原型验证系统则可以满足对执行速度的基本要求。
随着现代软件应用（尤其是人工智能）需求的不断发展，对先进的RISC-V内核IP和快速芯片验证解决方案的需求也在增加。RISC-V的灵活性和可配置性使其成为优化各种应用性能的理想选择。对于大量不同内核的IP验证和软件验证问题，可利用可扩展原型平台加以解决。凭借超快速表现，新思科技基于FPGA的HAPS平台帮助SiFive取得了成功，执行了数万亿次验证周期，实现了高投资回报率。
