在探讨现代科技的尖端领域时，芯片工艺的数字标签如7nm、5nm乃至3nm等，常被视作衡量技术先进性的标尺。这些数字越小，不仅代表着工艺的精进，更象征着技术挑战的升级。
然而，当普通大众听到这些纳米级别的数据时，或许会疑惑：这些数字究竟是指芯片中哪个元件的尺寸？事实上，在100nm工艺节点之前，这个数字确实直接对应了芯片中的栅极宽度，也就是漏极与源极之间的间距。但随着技术的不断演进，这一对应关系开始变得复杂。
芯片制造商们为了追求更先进的工艺，开始巧妙地调整栅极宽度，试图以此作为提升工艺的捷径。然而，这种做法导致了从100nm到2007年左右的40nm工艺期间，出现了一个有趣的现象：芯片工艺的实际水平反而滞后于栅极宽度的缩小速度。
如下图所示，原本工艺节点（Node）与栅极长度（Gate length）之间保持着紧密的对应关系，但随着时间的推移，工艺节点开始“落后”于栅极长度的变化。
进入40nm以下工艺节点后，栅极宽度的缩小遇到了物理极限，因为过小的尺寸会导致不稳定性和各种场效应问题。因此，业界引入了金属间距（metal Pitch）作为新的衡量标准，其一半的值被用来代表工艺水平。然而，这个标准并未得到所有晶圆厂的认可，因为它们担心这会影响到自身的“宣传效果”，因此并不对外公开这一数值。
目前，芯片制造厂在宣传其工艺水平时，往往采用等效工艺的说法，这使得真实的工艺水平变得不透明。但如果我们深入探究，仍然可以通过金属间距的一半来大致判断其实际工艺水平。
近日，ASML公司表示，摩尔定律仍然有效，并且正在持续推动技术进步。根据ASML的预测，到2039年，芯片工艺甚至可能达到0.2nm级别。然而，ASML也指出了实际工艺与宣传工艺之间的差异，并给出了相应的对应关系。
从ASML提供的数据中，我们可以看到，在5nm工艺节点时，实际的金属半间距约为14nm；而在3nm工艺节点时，这一数值降至11.5nm；到了2nm工艺节点，金属半间距约为11nm；而在1nm及以下工艺节点，金属半间距将进一步缩小至9nm以下。特别是在Sub-0.2nm（升级版0.2nm）工艺节点时，金属半间距实际上达到了6nm。
这些数据揭示了芯片工艺的真实水平，也让我们看到了金属半间距的进步虽然相对缓慢，但仍然是推动芯片技术不断向前的重要力量。然而，这些关键信息往往被晶圆厂们所隐瞒，使得普通大众难以窥见芯片技术的全貌。
